雷鋒網(wǎng)消息，隨著通信行業(yè)逐漸向5G標準靠攏，移動設備制造商十分鐘情于技術試驗和概念驗證測試。現(xiàn)在，這些技術的商業(yè)可行性正在進行嚴格評估，然而原型設計所使用的很多技術都無法很好地轉化為商業(yè)部署。

為加速解決5G部署問題，不久前，Xilinx公布了其下一代Zynq Ultrascale+ RFSoC單芯片自適應無線電平臺，使用臺積電16nm工藝，將RF信號鏈、ADC、DAC、MAC、DSP、無線電IP、基帶、調(diào)制、濾波以及DDR4內(nèi)存子系統(tǒng)集成到了SoC中，通過用集成直接RF采樣技術取代分立數(shù)據(jù)轉換器，可削減50~75%的功耗和封裝尺寸。

據(jù)Xilinx公布的消息，RFSoC的優(yōu)點之一是用于無線網(wǎng)絡的Massive-MIMO（大規(guī)模天線技術）無線電。據(jù)介紹，采用RFSoCs的64x64 m-MIMO將功耗降低了一半，使安裝量減少了75%，并讓系統(tǒng)中的組件數(shù)量減少了89%。

Xilinx 的RFSoC家族至今已發(fā)展至三代，最早的第一代產(chǎn)品覆蓋4GHz頻帶，支持DOCSIS 3.1規(guī)范，使一些基于5G實現(xiàn)的定位功能成為可能。

此次公布的是第二代和第三代產(chǎn)品，其中第二代芯片是第一代的微調(diào)增強版本，集成四核Cortex A53和帶有可編程模塊的雙核Cortex A5 CPU，覆蓋5GHz頻帶，使中國和日本市場能夠快速啟動部署。

第三代產(chǎn)品仍使用類似的底層硬件，但對ADC和DAC進行了升級，在不同的時鐘域上能夠支持6GHz，同時還提高了可編程模塊的運行頻率，以匹配6GHz帶來的額外DSP需求和14bit處理精度，且在外部時鐘生成器模式下，整個設計所需的時鐘生成器數(shù)量也從4個減少至1個。

Xilinx表示，在傳統(tǒng)設計方式中所面臨的一個問題是，RF采樣離散DSP和數(shù)字前端之間的接口是為JESD204標準，在16x16天線解決方案中，這個標準接口在320Gb/s帶寬下功耗約為8W，這在分析800MHz高頻頻譜時是一個很大的功率消耗。

而第三代RFSoC產(chǎn)品通過將數(shù)字與模擬組件集成在一起，該接口可以更低的功耗實現(xiàn)更高的傳輸帶寬。這將降低TDD模式的功耗，并提供完整的多波段/多標準支持，其集成的模擬/數(shù)字解決方案也有助于擴展mmWave的中頻實現(xiàn)。

Xilinx聲明，允許一級供應商將他們的定制可編程IP與RF一起使用，而二級供應商可以使用他們自己的或固定的IP解決方案。通過該設計，Xilinx可以將RF市場添加到其產(chǎn)品組合中。

第二代和第三代RFSoC都將與第一代硬件兼容，第二代RFSoC的工程樣品現(xiàn)已可供選擇的客戶使用，預計2019年6月全面生產(chǎn)，而第三代RFSoC將于2019年下半年進行采樣，并于2020年第三季度投產(chǎn)，該部分將覆蓋一個芯片中所有未授權的亞6GHz頻段。

雷峰網(wǎng)原創(chuàng)文章，未經(jīng)授權禁止轉載。詳情見轉載須知。